D kích phát khí là một cái có ký ức công năng, có hai cái ổn định trạng thái tin tức tồn trữ linh kiện chủ chốt, là cấu thành nhiều loạiKhi tự mạch điệnCơ bản nhất logic đơn nguyên, cũng là con số logic mạch điện trung một loại quan trọng đơn nguyên mạch điện.
Bởi vậy, D kích phát khí ở con số hệ thống cùng máy tính trung có rộng khắp ứng dụng. Kích phát khí cụ có hai cái ổn định trạng thái, tức 0 cùng 1, ở nhất định ngoại giới tín hiệu dưới tác dụng, có thể từ một cái ổn định trạng thái quay cuồng đến một cái khác ổn định trạng thái.
D kích phát khí có tổng thểKích phát khíCùng môn mạch điện tạo thành kích phát khí. Kích phát phương thức có điện bình kích phát cùng ven kích phát hai loại, người trước ở CP( đồng hồ mạch xung )=1 khi có thể kích phát, người sau nhiều ở CP tuyến đầu ( chính nhảy biến 0→1 ) kích phát.
D kích phát khí thứ thái quyết định bởi với kích phát trước D quả nhiên trạng thái, tức thứ thái =D. Bởi vậy, nó có trí 0, trí 1 hai loại công năng.
Đối với ven D kích phát khí, bởi vì ở CP=1 trong lúc mạch điện có duy trì tắc tác dụng, cho nên ở CP=1 trong lúc, D quả nhiên số liệu trạng thái biến hóa, sẽ không ảnh hưởng kích phát khí phát ra trạng thái.
D kích phát khí ứng dụng thực quảng, nhưng dùng làmCon số tín hiệuGởi lại, lệch vị tríGởi lại,Phân tần cùng hình sóng phát sinh khí từ từ.
- Tiếng Trung danh
- D kích phát khí
- Ngoại văn danh
- data flip-flopHoặc delayflip-flop
- Tương quan ngành học
- Con số mạch điện,Khoa điện công kỹ thuật
- Thiết kế ngôn ngữ
- VHDL ngôn ngữ,Verilog ngôn ngữ
- Trạng thái cấu thành
- "0" cùng "1"
- Kích phát phương thức
- Điện bình kích phát cùng ven kích phát
D kích phát khí ( data flip-flop hoặc delay flip-flop ) từ 4 cáiCùng phi mônTạo thành, trong đó G1 cùng G2 cấu thành cơ bản RS kích phát khí. Điện bình kích phát chính và phụ kích phát khí công tác khi, cần thiết ở chính nhảy duyên trước gia nhập đưa vào tín hiệu. Nếu ở CP cao điện bình trong lúc đưa vào mang sang hiện quấy nhiễu tín hiệu, như vậy liền có khả năng sử kích phát khí trạng thái làm lỗi. MàVen kích phát khíCho phép ở CP kích phát duyên đi vào trước trong nháy mắt gia nhập đưa vào tín hiệu. Như vậy, đưa vào đoan chịu quấy nhiễu thời gian đại đại ngắn lại, chịu quấy nhiễu khả năng tính liền hạ thấp. Ven D kích phát khí cũng xưng là duy trì - tắc ven D kích phát khí. Ven D kích phát khí nhưng từ hai cái D kích phát khí xâu chuỗi mà thành, nhưng cái thứ nhất D kích phát khí CP yêu cầu dùng phi môn ngược hướng.
SD cùng RD tiếp đến cơ bản RS kích phát khí đưa vào đoan, chúng nó phân biệt là dự trí cùng thanh linh đoan, thấpĐiện bìnhHữu hiệu. Đương SD=1 thả RD=0 khi (SD phi vì 0, RD phi vì 1, tức ở hai cái khống chế cảng phân biệt từ phần ngoài đưa vào điện bình giá trị, nguyên nhân là thấp điện bình hữu hiệu ), bất luận đưa vào đoan D vì sao loại trạng thái, đều sẽ sử Q=0, Q phi =1, tức kích phát khí trí 0; đương SD=0 thả RD=1(SD phi vì 1, RD phi vì 0 ) khi, Q=1, Q phi =0, kích phát khí trí 1, SD cùng RD thông thường lại xưng là trực tiếp trí 1 cùng trí 0 đoan. Chúng ta thiết chúng nó đều đã gia nhập cao điện bình, không ảnh hưởng mạch điện công tác.
Công tác quá trình như sau:
1 ) CP=0 khi, cùng phi môn G3 cùng G4 phong tỏa, này phát ra Q3=Q4=1, kích phát khí trạng thái bất biến. Đồng thời, bởi vì Q3 đến Q5 cùng Q4 đến Q6 phản hồi tín hiệu đem này hai cái môn mở ra, bởi vậy nhưng tiếp thu đưa vào tín hiệu D, Q5=D, Q6=Q5 phi =D phi.
2 ) đương CP từ 0 biến 1 khi kích phát khí quay cuồng. Lúc này G3 cùng G4 mở ra, chúng nó đưa vào Q3 cùng Q4 trạng thái từ G5 cùng G6 phát ra trạng thái quyết định. Q3=Q5 phi =D phi, Q4=Q6 phi =D. Từ cơ bản RS kích phát khí logic công năng cũng biết, Q=Q3 phi =D.
D kích phát khí công tác quá trình đồTóm lại, nên kích phát khí là ở CP chính nhảy duyên trước tiếp thu đưa vào tín hiệu, chính nhảy duyên khi kích phát quay cuồng, chính nhảy duyên sau đưa vào tức bị phong tỏa, ba bước đều là ở chính nhảy duyên sau hoàn thành, cho nên cóVen kích phát khíChi xưng. Cùng chính và phụ kích phát khí so sánh với, cùng công nghệ ven kích phát khí có càng cường kháng quấy nhiễu năng lực cùng càng cao công tác tốc độ. /span>. Từ cơ bản RS kích phát khí logic công năng cũng biết, Q=Q3 phi =D.
1 ) công năng biểu
D | CLK | Q | QN |
|---|---|---|---|
0 | Đồng hồ bay lên duyên | 0 | 1 |
1 | Đồng hồ bay lên duyên | 1 | 0 |
× | 0 | last Q | last QN |
× | 1 | last Q | last QN[1] |
2 ) phương trình
3 ) khi tự đồ
Hình sóng đồ (CP,D,Q)1 ) thành lập thời gian
Bởi vì CP tín hiệu là thêm đến môn G3 cùng G4 thượng, cho nên ở CP bay lên duyên tới phía trước môn G5 cùng G6 phát ra quả nhiên trạng thái cần thiết ổn định mà thành lập lên. Đưa vào tín hiệu tới D đoan về sau, phải trải qua một bậc môn mạch điện truyền lùi lại thời gian G5 phát ra trạng thái mới có thể thành lập lên, mà G6 phát ra trạng thái yêu cầu trải qua hai cấp môn mạch điện truyền lùi lại thời gian mới có thể thành lập, bởi vậy D quả nhiên đưa vào tín hiệu trước hết cần với CP bay lên duyên tới, hơn nữa thành lập thời gian ứng thỏa mãn: tset≥2tpd.
2 ) bảo trì thời gian
Vì thực hiện ven kích phát, ứng bảo đảm CP=1 trong lúc môn G5 phát ra trạng thái bất biến, không chịu D đoan trạng thái biến hóa ảnh hưởng. Vì thế, ở D=0 dưới tình huống, đương CP bay lên duyên tới về sau còn phải đợi môn G3 phát ra thấp điện bình phản hồi đến môn G5 đưa vào đoan về sau, D quả nhiên thấp điện bình mới cho phép thay đổi. Bởi vậy đưa vào thấp điện thư thường hào bảo trì thời gian vì tHL≥tpd. Ở D=1 dưới tình huống, bởi vì CP bay lên duyên tới sau G4 phát ra đem G3 phong tỏa, cho nên không cần cầu đưa vào tín hiệu tiếp tục bảo trì bất biến, cố đưa vào cao điện thư thường hào bảo trì thời gian tHH=0.
3 ) truyền lùi lại thời gian
Từ CP bay lên duyên tới khi bắt đầu tính toán, phát ra từ cao điện bình biến thành thấp điện bình truyền lùi lại thời gian tPHL cùng từ thấp điện bình biến thành cao điện bình truyền lùi lại thời gian tPLH phân biệt là:tPHL=3tpdt PLH=2tpd.
D kích phát khíVì bảo đảm từ môn G1～G4 tạo thành đồng bộ RS kích phát khí có thể đáng tin cậy mà quay cuồng, CP cao điện bình liên tục thời gian ứng lớn hơn tPHL, cho nênĐồng hồ tín hiệuCao điện bình độ rộng tWH ứng lớn hơn tPHL. Mà vì tại hạ một cái CP bay lên duyên tới phía trước bảo đảm môn G5 cùng G6 tânPhát ra điện bìnhCó thể ổn định mà thành lập, CP thấp điện bình liên tục thời gian không ứng nhỏ hơn môn G4Truyền lùi lạiThời gian cùng tset chi cùng, tức thời chung tín hiệu thấp điện bình độ rộng tWL≥tset+tpd.
D kích phát khíỞ suy xét thành lập bảo trì thời gian khi, hẳn là suy xétĐồng hồ thụVề phía sau chênh chếch tình huống, ở suy xét thành lập thời gian khi hẳn là suy xét đồng hồ thụ về phía trước chênh chếch tình huống. Tại tiến hành sau mô phỏng khi, lớn nhất lùi lại dùng để kiểm tra thành lập thời gian, nhỏ nhất duyên khi dùng để kiểm tra bảo trì thời gian.
Thành lập thời gian ước thúc cùngĐồng hồ chu kỳCó quan hệ, đương hệ thống ở cao tần đồng hồ hạ vô pháp công tác khi, hạ thấpĐồng hồ tần suấtLiền có thể sử hệ thống hoàn thành công tác. Bảo trì thời gian là một cái cùng đồng hồ chu kỳ không quan hệ tham số, nếu thiết kế không hợp lý, khiến cho bố cục hệ thống dây điện công cụ vô pháp bố ra cao chất lượng đồng hồ thụ, như vậy vô luận như thế nào điều chỉnh đồng hồ tần suất cũng vô pháp đạt tới yêu cầu, chỉ có đối sở thiết kế hệ thống làm trọng đại cải biến mới có khả năng bình thường công tác, dẫn tới thiết kế hiệu suất đại đại hạ thấp. Bởi vậy hợp lý thiết kế hệ thống khi tự là đề cao thiết kế chất lượng mấu chốt. Ở nhưng biên trình linh kiện chủ chốt trung,Đồng hồ thụChênh chếch cơ hồ có thể không suy xét, bởi vậy bảo trì thời gian thông thường đều là thỏa mãn.
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY dflipflop IS
PORT (D,C: IN STD_LOGIC;
Q: OUT STD_LOGIC);
END dflipflop;
ARCHITECTURE Behavior OF dflipflop IS
BEGIN
PROCESS( C )
BEGIN
IF C'EVENT AND C='1' THEN
Q<=D;
END IF;
END PROCESS;
END Behavior;
Sử dụng Verilog HDL ngôn ngữ thực hiện D kích phát khí ( mang R, S đoan )
// môn cấp
module cfq(s,r,d,clk,q,qbar);
input s,r,d,clk;
output q,qbar;
wire na1,na2,na3,na4;
nand
nand1(na1,s,na4,na2),
nand2(na2,r,na1,clk),
nand3(na3,na2,clk,na4),
nand4(na4,na3,r,d),
nand5(q,s,na2,qbar),
nand6(qbar,q,r,na3);
endmodule
Hoặc
// hành vi cấp
module dff_rs_async(clk,r,s,d,q);
input clk,r,s,d;
output q;
reg q;
always@(posedgeclk or posedge r or posedge s)
begin
if(r) q<=1'b0;
else if(s) q<=1'b1;
else q<=d;
end
endmodule
d kích phát khí chip có:
Song D kích phát khí 74LS74
74LS364 tám D kích phát khí ( tam thể )
7474, 74 H74, 74F74, 74ALS74, 74L74, 74LS74A, 74S74, 74HC73, 74C74 song D hình chính duyên kích phát khí ( mang dự trí cùng thanh trừ đoan )
74174, 74LS174, 74F174, 74ALS174, 74S174, 74HC174, 74C174 sáu D hình kích phát khí ( mang thanh trừ đoan )
74175, 74LS175, 74F175, 74ALS175, 74S175, 74HC175, 74C175 bốn D hình kích phát khí ( mang thanh trừ đoan )
74273, 74LS273, 74S273, 74F273, 74ALS273, 74HC273 tám D hình kích phát khí ( mang thanh trừ đoan )
74LS377, 74F377, 74S3777 tám D kích phát khí
74LS378, 74F378, 74S378, 74HC378 sáu D kích phát khí
74LS379, 74F379, 74S379, 74HC379 tám D kích phát khí
