DDR3 SDRAM

DDR3 SDRAM
Double Data Rate 3 Synchronous Dynamic Random-Access Memory
	Type ofRAM
	4 GB PC3-12800 ECC DDR3 DIMM
Khai phát nguyên	JEDEC
タイプ	SDRAM
Thế đại	3rd generation
Phát mại nhật	2007 niên
Quy cách	DDR3-800 (PC3-6400); DDR3-1066 (PC3-8500); DDR3-1333 (PC3-10600); DDR3-1600 (PC3-12800); DDR3-1866 (PC3-14900); DDR3-2133 (PC3-17000);
クロックレート	400–1066 MHz
Điện áp	Reference 1.5 V
Tiền thế đại	DDR2 SDRAM(2003)
Thứ thế đại	DDR4 SDRAM(2014)

DDR3 SDRAM(Double-Data-Rate3 Synchronous Dynamic Random Access Memory) は bán đạo thểTập tích hồi lộで cấu thành されるDRAMの quy cách の nhất chủng である.

2007 niên khoảnh からパーソナルコンピュータのChủ ký ức trang tríなどに dụng いられるようになり, 2010 niên hậu bán まで thị tràng の chủ lưu として các chủng デバイスで dụng いられた.スマートデバイスなどの tổ み込み hướng けとしても, 2013 niên dĩ hàng の cao tính năng phẩm ( ARM Cortex-A15など ) に sử われるようになった. インテルはNehalemマイクロアーキテクチャ(2008 niên) から sử dụng している.

Quy cách の khái yếu

DDR3 SDRAMの quy cách として dĩ hạ が định nghĩa されている. DDR3 SDRAMのメモリにはチップ quy cách とモジュール quy cách の2つの quy cách が tồn tại している. チップ quy cách はメモリチップの tối đại động tác chu ba sổ を, モジュール quy cách はメモリモジュールの tối đại 転 tống tốc độ を kỳ す^[1]. 8ビットずつのプリフェッチ( prefetch, CPUがデータを tất yếu とする tiền に, メモリから tiên đọc みして thủ り xuất す ) cơ năng をそなえ, データ転 tống tối đại tốc độ は lý luận thượngDDR2 SDRAMの2 bội である.

また, động tác điện nguyên điện áp は,DDR SDRAMの2.5V/2.6V, DDR2 SDRAMの1.8Vに đối し, DDR3 SDRAMは1.5V, DDR3L SDRAMは1.35V động tác となっており, より nhất tằng の tiêu phí điện lực の đê giảm, đê phát nhiệt が thật hiện されている.

2005 niênに, chủ にパーソナルコンピュータやサーバのメインメモリ dụng の quy cách として sách định され,2007 niênから thị tràng に xuất hồi り thủy めた^[2].DDR3 SDRAMに tối sơ に đối ứng したチップセットは,インテルでは2007 niên trung khoảnh にリリースされた3 Series チップセット,AMDでは2009 niênĐệ 1Tứ bán kỳにリリースされたSocket AM3である. インテルの tràng hợp, chủ にCore iシリーズのCPU thế đại から chủ lưu になったメモリ quy cách である. DDR3-1333×2 (21.3GB/s ) や DDR3-1066×3 (25.6GB/s) という tổ み hợp わせから thủy まった.

Phát mại đương thời はDDR2 SDRAMの trị ごなれが tiến んでおり, それとの価 cách soa が đại きかったため^[3],Đương sơ DDR3 chuyên dụng だったインテルプラットフォームDụng チップセットも, kết cục DDR2 SDRAMにも đối ứng した. 2010 niên にはIntel Core i7の đăng tràng ( nội tàng のメモリーコントローラがDDR3 chuyên dụng ) や, AMDのSocket AM3の đăng tràng もあり, DDR3とDDR2の価 cách soa は tiểu さくなった.^[4]

2012 niênには đê điện áp ・ đê tiêu phí điện lực sĩ dạng のLPDDR3が phát biểu され,2013 niênKhoảnh からLPDDR3を nội tàng したSoCを đáp tái したスマートフォンやタブレットコンピュータが thị tràng に xuất hồi りはじめている.

Hậu 継として,DDR4 SDRAMが dư định されており,2015 niênごろから thị tràng に xuất hồi ると dư tưởng され^[5],2017 niên にはDDR4が thị tràng シェア50%を việt え thế đại giao đại が tiến んでいった.

なお,VRAMDụng のGDDR3と hỗn đồng されやすいが biệt の quy cách であり, hỗ hoán tính はない.

レイテンシ

Điển hình đích なSDRAMモジュールへのアクセスレイテンシを bỉ giác すると, JEDEC chuẩn 拠のDDR2デバイスはCL=5, 5-5-5-15であったが, DDR3 tiêu chuẩn では, DDR3-1066(CL=7, 7-7-7-20), DDR3-1333(CL=9, 9-9-9-24), DDR3-1600(CL=11, 11-11-11-28)である.

DDR3のレイテンシの sổ trị はDDR2より đại きい. それはI/Oバスのクロックサイクルがより đoản いからである. Thật tế の thời gian gian cách はほぼ13 nsと, DDR2のレイテンシと tự thông っている. Tân しいプロセスルールで chế tạo されるDDR3はさらに cải thiện が kiến 込まれる.

Dĩ tiền のメモリ thế đại と đồng じように, sơ kỳ のバージョンのリリースの hậu に, より tốc いDDR3メモリも lợi dụng khả năng になった. DDR3-2000メモリは9-9-9-28レイテンシ(9ns)がIntel Core i7が gian に hợp うようリリースされた^[6].CASレイテンシの9とは1000MHz(DDR3-2000)において9nsであり, CASレイテンシ9の667MHz(DDR3-1333)は13.5nsである.

Lệ:

(CAS/DATA RATE) * 2000 = X ns

(9/1333) * 2000 = 13.5 ns

拡 trương cơ năng

インテルは拡 trương メモリプロファイル(eXtreme Memory Profile) (XMP) の sĩ dạng を2007 niên 3 nguyệt 23 nhậtに công thức に phát biểu した. これはDDR3 SDRAMにおける vân thống đích なJEDECSPDSĩ dạng に đối して, オーバークロック động tác のためのプロファイルを truy gia する quy cách である.^[7]

メモリモジュール

JEDEC tiêu chuẩn モジュール

チップ quy cách	モジュール quy cách	メモリクロック (MHz)	バスクロック (MHz)	転 tống tốc độ (GB/ miểu )	データ転 tống tốc độ ( サイクル ) (MHz)	データ転 tống tốc độ ( 転 tống hồi sổ ) (MT/ miểu )	モジュールのデータ転 tống tốc độ ( 64ビットデータ=8バイト ( B ) ( 1バイト＝8ビット ) ) ( MB = $10^{6}$ B, GB = $10^{9}$ B )
DDR3-800	PC3-6400	100	400	6.400	800	800	800MHz × 8B = 6,400MB/ miểu = 6.4GB/ miểu
DDR3-1066	PC3-8500	133	533	8.533	1,066 ${\tfrac {2}{3}}$	1,066 ${\tfrac {2}{3}}$	1,066 ${\tfrac {2}{3}}$ MHz × 8B ≒ 8,533MB/ miểu = 8.533GB/ miểu
DDR3-1333	PC3-10600	166	667	10.667	1,333 ${\tfrac {1}{3}}$	1,333 ${\tfrac {1}{3}}$	1,333 ${\tfrac {1}{3}}$ MHz × 8B ≒ 10,667MB/ miểu = 10.667GB/ miểu
DDR3-1600	PC3-12800	200	800	12.800	1,600	1,600	1,600MHz × 8B = 12,800MB/ miểu = 12.8GB/ miểu
DDR3-1866	PC3-14900	233	933	14.933	1,866 ${\tfrac {2}{3}}$	1,866 ${\tfrac {2}{3}}$	1,866 ${\tfrac {2}{3}}$ MHz × 8B ≒ 14,933MB/ miểu = 14.933GB/ miểu
DDR3-2133	PC3-17000	266	1066	17.067	2,133 ${\tfrac {1}{3}}$	2,133 ${\tfrac {1}{3}}$	2,133 ${\tfrac {1}{3}}$ MHz × 8B ≒ 17,067MB/ miểu = 17.067GB/ miểu
DDR3-2400	PC3-19200	300	1200	19.200	2,400	2,400	2,400MHz × 8B = 19,200MB/ miểu = 19.2GB/ miểu
DDR3-2666	PC3-21333	333	1333	21.333	2,666 ${\tfrac {2}{3}}$	2,666 ${\tfrac {2}{3}}$	2,666 ${\tfrac {2}{3}}$ MHz × 8B ≒ 21,333MB/ miểu = 21.333GB/ miểu

Chú ký: Thượng のリストのうち, DDR3-2133まではJEDECのJESD79-3Dによって tiêu chuẩn hóa された^[8].これら dĩ ngoại のRAMデータレートはJEDECにより tiêu chuẩn hóa されていない. Phi tiêu chuẩn の cao tốc モジュールは, chế tạo nguyên が nại tính の cao いメモリチップを tuyển biệt し, điện áp を thượng げたものである. その trung で cao tốc なものでは, DDR3-2800がある^[9].

DDR3-xxxの “xxx” はDDRチップ tự thể のデータ転 tống レートを biểu す. それに đối してPC3-yyyyの “yyyy” はDIMMモジュールの lý luận đích な đái vực phúc ( しばしば khái sổ として hoàn められる ) を kỳ す. Đái vực phúc は mỗi miểu 転 tống lượng を8 bội して cầu められる. これは, DDR3メモリモジュールは64データビット phúc を trì ち, 1バイトは8ビットであることから, 1 hồi ごとに8バイト転 tống されるからである.

DDR3にも, DDR2と đồng dạng に, đái vực phúc や dung lượng に gia えて, thứ のようなオプションの quy cách がある.

ECCの thật trang. Tín lại tính の hướng thượng のため, dư phân なデータバイトレーンを trì つ. Tiểu quy mô なエラーは đính chính され, đại quy mô なエラーは kiểm xuất される. ECC phó きモジュールは, hình thức danh にECCもしくはEが phó く. Lệ えば『PC3-6400 ECC』または『PC3-8500E』である.^[10]
"registered"により tín hào を an định させる. その kết quả, クロックレートおよびスロットあたりの dung lượng も hướng thượng することがある. これはregisterチップに tín hào をバッファリングすることによる. バッファリングされる phân, dư phân なクロックを tất yếu とし, レイテンシが tăng える. これらのモジュールの hình thức danh はRが phó く. Đối してノン・レジスタード ( biệt danhunbuffered) RAMを khu biệt する tất yếu があるときは,Uを phó ける. PC3-6400RはレジスタードなPC3-6400モジュールであり, PC3-6400R ECCはさらにECCが gia えられている.
fully buffered.これは hình thức danh にFもしくはFBが gia わる. Tha の chủng loại とはノッチの vị trí が dị なる. これは, hoàn toàn バッファ hóa モジュール (Fully buffered modules) はレジスタードモジュール dụng に tác られたマザーボードでは sử dụng できないため, モジュールの挿 nhập を phòng ぐためである.

Đê điện áp bản

Thông thường の DDR3 は 1.5V 駆 động

DDR3L- 1.35V駆 động
DDR3U- 1.25V駆 động
LPDDR3- 1.2V駆 động

ピン danh xưng と cơ năng

Dĩ hạ にDDR3 SDRAMで dụng いられる78ボールFBGA(x4/x8), 96ボールFBGA (x16) パッケージのピンレイアウトの lệ を kỳ す. RAS#やCAS#など#が ký tái してあるピンは phụ luận lý で động tác する.

78/108 ball FBGAパッケージのトップビューピンレイアウト( tả からx4/x8/x16デバイス)

それぞれのピンの cơ năng について thuyết minh する.

CK,CK#: クロック tín hào (Clock). DDR3 SDRAMが động tác する cơ chuẩn であるタイミング quyết định を hành う soa động クロックを nhập lực する. CKの thượng がりエッジとCK#の hạ がりエッジの giao điểm を cơ chuẩn にアドレスやコマンドを thụ け thủ り, CKとCK#の giao điểm を cơ chuẩn にデータ xuất lực を hành う.
CKE: クロックイネーブル tín hào (Clock Enable). デバイスの nhập xuất lực tín hào に đối してクロックが hữu hiệu か vô hiệu かを quyết định する. CKE nhập lực がハイでクロックを hữu hiệu, ローでクロックを vô hiệu になる. プリチャージパワーダウン (Precharge Power Down),セルフリフレッシュ (Self Refresh) またはアクティブパワーダウン (Active Power Down) thời にはCKEをローにする.
CS#: チップセレクト tín hào (Chip Select). CS# ローでコマンド nhập lực は hữu hiệu, CS#がハイでコマンド nhập lực は vô hiệu. ただし động tác trung のコマンドはCS#をハイにしても継続する.
ODT: オンダイターミネーション tín hào (On Die Termination:ODT). ODTがハイで nội tàng する chung đoan để kháng が hữu hiệu になる. ODTはDQ, DQS, DQS#, DMTDQS# NUDQS#のみ cung cấp され, それ dĩ ngoại の nhập lực ピン (CKE, CS#, RAS#, CAS#, WE#, ODT, RESET#, BA0-BA2 A0-A13) には cung cấp されない.
RAS#,CAS#,WE#: ロウアドレスストローブ tín hào (Row Address Strobe:RAS), カラムアドレスストローブ tín hào (Column Address Strobe:CAS), およびライトイネーブル tín hào (Write Enable:WE). DDR3 SDRAMの động tác を quyết định するコマンドを nhập lực する ( hậu thuật のコマンド nhất lãm tham chiếu ).
DM(DMU DML): データマスク tín hào (Data Mask:DM). ライト động tác thời, ハイのときのデータ nhập lực はマスクされデバイスへ thư き込まれない. x8デバイスでTDQSを hữu hiệu にした tràng hợp, TDQSとして động tác する (DMは vô hiệu ).
BA0-BA2: バンクアドレス tín hào (Bank Address). アクティブコマンド (Active) thời にリード/ライトするバンクを tuyển 択する. モードレジスタ (Mode Register) の chủng loại (MR0～MR3) を tuyển 択するためにも lợi dụng される.
A0-A13: アドレス tín hào (Address). メモリアレイの đọc み thư きしたいセル vị trí を đặc định するアドレスを nhập lực する. アクティブコマンド nhập lực thời にロウアドレス, リード/ライトコマンド nhập lực thời にバースト động tác の tiên đầu カラムアドレスを tuyển 択する. モードレジスタ thiết định にも dụng いられる.
A10/AP: オートプリチャージ tín hào (Auto Precharge). リード/ライトコマンド thời に chỉ định するカラムアドレスはA0-A9,A11,A13で chỉ định する. そのためリード/ライトコマンド nhập lực thời のA10はアドレス nhập lực に sử わない. Đại わりにA10はリード/ライト hậu にアクセスしているバンクに đối してオートプリチャージを hành うか(A10をハイ), hành わないか(A10 ロー)を chỉ định するために dụng いられる. またプリチャージコマンド nhập lực thời にA10はプリチャージの đối tượng バンクの tuyển 択に dụng いられる. A10 ローのときプリチャージはバンク nhất つに đối してのみ hành い, A10をハイのときプリチャージは toàn てのバンクに đối して hành われる. プリチャージの đối tượng バンクはバンクアドレスで tuyển 択する.
A12/BC#: バーストチョップ (Burst Chop:BC) tín hào. リード/ライトコマンド nhập lực thời バースト động tác を4データ phân で trung đoạn する ( バーストチョップする ) か (A12 ロー), hành わないか (A12をハイ) を tuyển 択する.
RESET#: リセット tín hào (RESET). リセットピンにローを nhập lực するといつでもデバイスはリセット động tác を hành う. リセットピンがハイのときは hà も hành わない. Thông thường động tác trung はリセットピンは an định してハイを duy trì する tất yếu がある. リセットピンはCMOSレールトゥレール (Rail to Rail:ハイ/ローの điện áp phúc いっぱいに chấn る tín hào ) で điện nguyên điện áp VDDとグランド điện áp VSSに đối して80%でハイ, 20%でローとなる. Lệ えばVDDが1.5Vの tràng hợp は1.2Vでハイ, 0.3Vでローとなる.
DQ: データ tín hào. データの nhập xuất lực を hành う.
DQS DQS#: データストローブ tín hào (Data Strobe). データのリード/ライトのタイミングを chỉ định する soa động ストローブ tín hào. ライト thời, DQSとDQS#の giao điểm をデータウインドウの trung tâm を đả ち bạt くタイミングで tín hào を nhập lực する. リード thời, DQS, DQS#のエッジはデータエッジと tiễn う.
TDQS TDQS#: ターミネーションデータストローブ (Termination Data Strobe). x8 DRAMのみ hữu hiệu. モードレジスタ (Mode Register) MR1でTDQS cơ năng を hữu hiệu にした tràng hợp, TDQS/TDQS#はDQS/DQS#に đối する chung đoan để kháng を đề cung する. TDQS cơ năng が vô hiệu の tràng hợp, TDQSはデータマスクとして động tác する. TDQS#は sử dụng されない.
NC: Vị tiếp 続 (Non Connection).
VDD: Điện nguyên cung cấp.
VSS: グランド.
VDDQ: DQ dụng の điện nguyên cung cấp.
VSSQ: DQ dụng のグランド.
VREFDQ: DQ dụng tham chiếu điện áp (Vref) cung cấp.
VREFCA: コマンド・アドレス dụng tham chiếu điện áp (Vref) cung cấp.
ZQ: ZQキャリブレーション (ZQ Calibration) dụng tham chiếu điện áp (Vref) cung cấp. ZQピンは ngoại bộ để kháng RZQ (240Ω±1%) を giới してGNDに tiếp 続する.

コマンドとオペレーション

“DDR3_SDRAMにおけるコマンドとオペレーション”を tham chiếu

Điện lưu スペックと trắc định điều kiện

“DDR3_SDRAMにおける điện lưu スペックと trắc định điều kiện”を tham chiếu

Cơ năng khái lược

DDR3 SDRAM コンポーネント
- Phi đồng kỳ RESETピンの đạo nhập^[11]
- システムレベルフライト thời gian bổ chính のサポート
- On-DIMMミラーフレンドリーなDRAMのピンアウト
- CWL(CASライトレイテンシ) per clock ピンの đạo nhập
- On-die I/O キャリブレーションエンジン
- READおよびWRITEキャリブレーション
DDR3 モジュール
- Fly-by command/address/control bus with on-DIMM termination
- Tinh mật なキャリブレーションレジスタ
- Hậu phươngPhiHỗ hoán tính
  - DDR3モジュールはDDR2ソケットにかみ hợp わない; DIMMモジュールやマザーボードにダメージを dữ えかねないため^[12]
DDR2に đối する trường sở
- Quảng đái vực によるパフォーマンスアップ. 1600MT/sまで tiêu chuẩn hóa される
- ナノ miểu レベルでレイテンシが cải thiện される
- Đê tiêu phí điện lực でより cao いパフォーマンスを phát huy する ( ノートパソコンではバッテリー giá động thời gian の hướng thượng が kiến 込める )
- Đê tiêu phí điện lực に đối する拡 trương cơ năng
DDR2に đối する khiếm điểm
- Nhất bàn đích に, quảng đái vực hóa, cao クロック hóa すると tiêu phí điện lực が tăng đại する. ただしDDR2→DDR3 gian に quan しては cao đái vực hóa と đồng thời に駆 động điện áp が dẫn き hạ げられているため, toàn thể としてほぼ đồng thủy chuẩn といえる.

Thị tràng に đối する tiến xuất

2007 niên に khai thủy されたDDR3であるが, インテルのブレインであるCarlos Weissenbergは2008 niên 8 nguyệt ロールアウト thời の giảng diễn で, 2009 niên chung わりもしくは2010 niên sơ kỳ までDDR2の nhu yếu に truy いつかないだろうと ngữ った^[13] ( đồng じ kiến thông しは thị tràng điều tra hội xã DRAMeXchangeが１ niên tảo い2007 niên 4 nguyệt に phát biểu している^[14]). DDR3の thải dụng の tăng gia は, tân しいAMD Phenom IIおよびIntel Core i7プロセッサによる. これらはメモリコントローラーを nội tàng しており, tiền giả はDDR3を thôi thưởng し, hậu giả は tất tu である. 2009 niên 1 nguyệt のIDCではDDR3の phiến mại が2009 niên のDRAM thị tràng の29％を chiêm め, 2011 niên には72％になるだろうとしている^[15].

Thượng vị quy cách

“DDR4 SDRAM”を tham chiếu

2008 niênサンフランシスコで khai thôi されたIntel Developer Forumで minh らかにされた thoại では, DDR3の thượng vị quy cách はDDR4であろうとのことであった^[16].Hiện tại thiết kế đoạn giai であり, 2012 niên にリリースされ, リリースされたときには1.5Vで động tác するDDR3に bỉ べ1.2Vもしくはそれ dĩ hạ で động tác するであろう^[17]^[18].Mỗi miểu 20 ức hồi のデータ転 tống が hành えるだろうとした.

Cước chú

^Incept Inc.. “DDR3とは【Double Data Rate 3】 (DDR3 SDRAM) - ý vị / giải thuyết / thuyết minh / định nghĩa: IT dụng ngữ từ điển”.2010 niên 5 nguyệt 20 nhậtDuyệt lãm.
^AKIB PC Hotline! (2007 niên 4 nguyệt 28 nhật ). “Sơ のDDR3 DIMMが phát mại に, thứ thế đại チップセットに đối ứng”.2010 niên 5 nguyệt 19 nhậtDuyệt lãm.
^PC Watch (2007 niên 6 nguyệt 28 nhật ). “CPU, HDD, メモリ tương tràng tình báo ( thu diệp nguyên '08/6 đệ 4 chu )”.2010 niên 5 nguyệt 19 nhậtDuyệt lãm.
^PC Watch (2010 niên 5 nguyệt 15 nhật ). “CPU, HDD, メモリ tương tràng tình báo ( thu diệp nguyên '10/5 đệ 3 chu )(メモリ) - Core i5-680が phát mại, 2.5インチ640GBが8,000 viên cát れ”.2010 niên 5 nguyệt 19 nhậtDuyệt lãm.
^DDR4 not expected until 2015 - SemiAccurate
^ Shilov, Anton (2008 niên 10 nguyệt 29 nhật ). “Kingston Rolls Out Industry’s First 2GHz Memory Modules for Intel Core i7 Platforms”.Xbit Laboratories.2008 niên 11 nguyệt 2 nhậtDuyệt lãm.
^“Intel Extreme memory Profile (Intel XMP) DDR3 Technology”.2012 niên 9 nguyệt 14 nhậtDuyệt lãm.
^DDR3 SDRAM STANDARD | JEDEC
^Elpida goes green with development of 50nm process DDR3 SDRAM
^[1]Hewlett-Packard. Memory technology evolution: an overview of system memory technologies, page 18.
^“DDR3 SDRAM tân cơ năng の thuyết minh”(PDF). エルピーダメモリ (2009 niên 3 nguyệt 1 nhật ).2010 niên 5 nguyệt 27 nhậtDuyệt lãm.
^“DDR3: Frequently Asked Questions”(PDF).2009 niên 8 nguyệt 18 nhậtDuyệt lãm.
^“IDF: "DDR3 won't catch up with DDR2 during 2009"”.pcpro.co.uk (2008 niên 8 nguyệt 19 nhật ).2009 niên 6 nguyệt 17 nhậtDuyệt lãm.
^Bryan, Gardiner (2007 niên 4 nguyệt 17 nhật ).“DDR3 Memory Won't Be Mainstream Until 2009”.extremetech.com2009 niên 6 nguyệt 17 nhậtDuyệt lãm.
^Salisbury, Andy (2009 niên 1 nguyệt 20 nhật ). “New 50nm Process Will Make DDR3 Faster and Cheaper This Year”.maximumpc.com.2009 niên 6 nguyệt 17 nhậtDuyệt lãm.
^DDR4 PDF page 23
^Looking forward to DDR4
^DDR3 successor

Quan liên hạng mục

Ngoại bộ リンク

JEDEC( anh ngữ )
ハイニックス bán đạo thể (Hynix Semiconductor)( anh ngữ )
Hoa á khoa kỹ (Inotera memories)( anh ngữ )
Nam á khoa kỹ (Nanya Technology)( anh ngữ )
エルピーダメモリ chu thức hội xã (Elpida Memory, Inc.)
Lực tinh bán đạo thể (Powerchip Semiconductor Corp.)( anh ngữ )
キマンダ (Qimonda AG)( anh ngữ )
サムスン điện tử (Samsung Electronics)( anh ngữ )
マイクロン・テクノロジー (Micron Technology)( anh ngữ )

[1] Incept Inc.. “DDR3とは【Double Data Rate 3】 (DDR3 SDRAM) - ý vị / giải thuyết / thuyết minh / định nghĩa: IT dụng ngữ từ điển”.2010 niên 5 nguyệt 20 nhậtDuyệt lãm.

[2] AKIB PC Hotline! (2007 niên 4 nguyệt 28 nhật ). “Sơ のDDR3 DIMMが phát mại に, thứ thế đại チップセットに đối ứng”.2010 niên 5 nguyệt 19 nhậtDuyệt lãm.

[3] PC Watch (2007 niên 6 nguyệt 28 nhật ). “CPU, HDD, メモリ tương tràng tình báo ( thu diệp nguyên '08/6 đệ 4 chu )”.2010 niên 5 nguyệt 19 nhậtDuyệt lãm.

[4] PC Watch (2010 niên 5 nguyệt 15 nhật ). “CPU, HDD, メモリ tương tràng tình báo ( thu diệp nguyên '10/5 đệ 3 chu )(メモリ) - Core i5-680が phát mại, 2.5インチ640GBが8,000 viên cát れ”.2010 niên 5 nguyệt 19 nhậtDuyệt lãm.

[5] DDR4 not expected until 2015 - SemiAccurate

[6] Shilov, Anton (2008 niên 10 nguyệt 29 nhật ). “Kingston Rolls Out Industry’s First 2GHz Memory Modules for Intel Core i7 Platforms”.Xbit Laboratories.2008 niên 11 nguyệt 2 nhậtDuyệt lãm.

[7] “Intel Extreme memory Profile (Intel XMP) DDR3 Technology”.2012 niên 9 nguyệt 14 nhậtDuyệt lãm.

[8] DDR3 SDRAM STANDARD | JEDEC

[9] Elpida goes green with development of 50nm process DDR3 SDRAM

[10] [1]Hewlett-Packard. Memory technology evolution: an overview of system memory technologies, page 18.

[11] “DDR3 SDRAM tân cơ năng の thuyết minh”(PDF). エルピーダメモリ (2009 niên 3 nguyệt 1 nhật ).2010 niên 5 nguyệt 27 nhậtDuyệt lãm.

[12] “DDR3: Frequently Asked Questions”(PDF).2009 niên 8 nguyệt 18 nhậtDuyệt lãm.

[13] “IDF: "DDR3 won't catch up with DDR2 during 2009"”.pcpro.co.uk (2008 niên 8 nguyệt 19 nhật ).2009 niên 6 nguyệt 17 nhậtDuyệt lãm.

[14] Bryan, Gardiner (2007 niên 4 nguyệt 17 nhật ).“DDR3 Memory Won't Be Mainstream Until 2009”.extremetech.com2009 niên 6 nguyệt 17 nhậtDuyệt lãm.

[50nm-15] Salisbury, Andy (2009 niên 1 nguyệt 20 nhật ). “New 50nm Process Will Make DDR3 Faster and Cheaper This Year”.maximumpc.com.2009 niên 6 nguyệt 17 nhậtDuyệt lãm.

[16] DDR4 PDF page 23

[17] Looking forward to DDR4

[18] DDR3 successor

[1]

[2]

[3]

[4]

[5]

[6]

[7]

[8]

[9]

[10]

[11]

[12]

[13]

[14]

[15]

[16]

[17]

[18]