FinFET

FinFET(Fin Field-Effect Transistor) とは, ゲートがチャネルの2 diện, 3 diện, 4 diện またはチャネルを bao むように vị trí しダブルゲート cấu tạo を hình thành している cơ bản thượng に tác られたMOSFETである. FinFETと hô ばれる lý do は, ソース/ドレイン lĩnh vực がシリコン biểu diện でフィンを hình thành するためである. FinFETデバイスは chủ lưu のCMOSよりもかなり tốc いスイッチング thời gian と cao い điện lưu mật độ を trì つ.

FinFETという dụng ngữ は,SOICơ bản thượng に cấu trúc された phi プレーナー hình ダブルゲートトランジスタ^[1]を biểu hiện するために, 2001 niên にカリフォルニア đại học バークレー giáoの nghiên cứu giả であるChenming Hu(Anh ngữ bản),Tsu-Jae King Liu(Anh ngữ bản),Jeffrey Bokor(Anh ngữ bản)らによって tác られた. このトランジスタは, dĩ tiền のDELTA ( シングルゲート ) トランジスタデザイン^[2]^[3]^[4]に cơ づいていた.

FinFETトランジスタは5nmのゲート hậu さと50nm dĩ hạ のゲート phúc を trì つことができ, 28nmチップで ứng dụng されると tưởng định されている. FinFET kỹ thuật は,AMD,NVIDIA^[5],IBM,ARM,Motorolaと học thuật nghiên cứu cơ quan によって truy cầu されている.

Sản nghiệp giới では2002 niên のTSMCによる0.7Vで động tác する25nmトランジスタが tối sơ である. “Omega FinFET” デザインは, ギリシャ văn tự の “オメガ”と, ソース/ドレイン cấu tạo を bao むゲートの hình trạng との loại tự tính から danh phó けられたもので, ゲートディレイはN hình トランジスタで0.39ピコ miểu, P hình で0.88ピコ miểu となっている.

ゲートが3 diện からチャネルを囲むインテルのトライゲートトランジスタは, プレーナー hình よりゲートディレイが tiểu さく, cao い tính năng を khả năng にした^[6]^[7].

Tối sơ のFinFETトランジスタのタイプは “DEpleted Lean-channel TrAnsistor” または “DELTAトランジスタ” として tri られた. DELTAトランジスタを tráp った luận văn は1990 niên đại thủy めに tối sơ に xuất bản された. このトランジスタのゲートは bán đạo thể チャネルのフィンを bị phúc したり, またトップとサイドの lạng phương あるいはサイドのみに điện khí đích に tiếp xúc させたりすることができる. Tiền giả ( トップとサイド ) を “トライゲートトランジスタ”, hậu giả ( サイドのみ ) を “ダブルゲートトランジスタ” と hô ぶ. ダブルゲートトランジスタは các đoan を2つの dị なる đoan tử または tiếp điểm に tiếp 続させることが nhậm ý に khả năng となっている. このバリエーションを “スプリットトランジスタ” と hô ぶ. これにより, より繊 tế なトランジスタの động tác chế ngự が khả năng となる.

Phát minh Đặc nguyện chiêu 63-104862

Tham khảo văn hiến

^Xuejue Huang; Wen-Chin Lee; Kuo, C. et al. (May 2001).“Sub-50 nm P-channel FinFET”.IEEE Transactions on Electron Devices48(5): 880–886.doi:10.1109/16.918235.
^Hisamoto, D.; Kaga, T.; Takeda, E. (June 1991).“Impact of the vertical SOI 'DELTA' structure on planar device technology”.IEEE Transactions on Electron Devices38(6): 1419–1424.doi:10.1109/16.81634.オリジナルの2016-12-01 thời điểm におけるアーカイブ..
^Hisamoto, D. et al. (1991) "Impact of the vertical SOI 'Delta' Structure on Planar Device Technology" IEEE Trans. Electron. Dev. 41 p. 745.
^Chenming Hu; Bokor, J. et al. (December 2000).“FinFET-a self-aligned double-gate MOSFET scalable to 20 nm”.IEEE Transactions on Electron Devices47(12): 2320–2325.doi:10.1109/16.887014.
^NVidia Pascal Microarchitecture
^Bohr, Mark (2011 niên 5 nguyệt ). “Intel's Revolutionary 22 nm Transistor Technology”.intel.com.2018 niên 4 nguyệt 18 nhậtDuyệt lãm.
^Grabham, Dan (2011 niên 5 nguyệt 6 nhật ).“Intel's Tri-Gate transistors: everything you need to know”( anh ngữ ).TechRadar2018 niên 4 nguyệt 19 nhậtDuyệt lãm.

[1] Xuejue Huang; Wen-Chin Lee; Kuo, C. et al. (May 2001).“Sub-50 nm P-channel FinFET”.IEEE Transactions on Electron Devices48(5): 880–886.doi:10.1109/16.918235.

[2] Hisamoto, D.; Kaga, T.; Takeda, E. (June 1991).“Impact of the vertical SOI 'DELTA' structure on planar device technology”.IEEE Transactions on Electron Devices38(6): 1419–1424.doi:10.1109/16.81634.オリジナルの2016-12-01 thời điểm におけるアーカイブ..

[3] Hisamoto, D. et al. (1991) "Impact of the vertical SOI 'Delta' Structure on Planar Device Technology" IEEE Trans. Electron. Dev. 41 p. 745.

[4] Chenming Hu; Bokor, J. et al. (December 2000).“FinFET-a self-aligned double-gate MOSFET scalable to 20 nm”.IEEE Transactions on Electron Devices47(12): 2320–2325.doi:10.1109/16.887014.

[Pascal-5] NVidia Pascal Microarchitecture

[6] Bohr, Mark (2011 niên 5 nguyệt ). “Intel's Revolutionary 22 nm Transistor Technology”.intel.com.2018 niên 4 nguyệt 18 nhậtDuyệt lãm.

[7] Grabham, Dan (2011 niên 5 nguyệt 6 nhật ).“Intel's Tri-Gate transistors: everything you need to know”( anh ngữ ).TechRadar2018 niên 4 nguyệt 19 nhậtDuyệt lãm.

[1]

[2]

[3]

[4]

[5]

[6]

[7]