VHDL

VHDL

パラダイム	ハードウェア ghi lại ngôn ngữ(HDL:Hardware Description Language)
Lên sân khấu thời kỳ	1981 năm(1981)
Mới nhất リリース	IEEE 1076-2019/2019 năm 12 nguyệt 23 ngày(2019-12-23)
Hình phó け	Tĩnh hình phó け
Ảnh hưởng を chịu けた ngôn ngữ	Ada
Ảnh hưởng を cùng えた ngôn ngữ	Verilog-HDL
ライセンス	IEEE/IEC Standard
ウェブサイト	http://ieeexplore.ieee.org/xpl/articleDetails.jsp?arnumber=4772740

VHDLは,デジタル đường vềThiết kế dùng の,ハードウェア ghi lại ngôn ngữ(HDL: Hardware Description Language) の một loại である. Chuẩn hoá は ( hiện tại は ) IEEE/IECによる. Chủ としてNói lý lẽ đường vềの thiết kế に, đặc にFPGAやASICなど の thiết kế で sử う.IEEEとIECで cùng quy cách IEEE 1076-2008 VHDL Language Reference Manual/IEC 61691-1-1:2011 Behavioural languages - Part 1-1: VHDL Language Reference Manual を phát hành している. Danh trước の ngọn nguồn は tiếng Anh のVHSICHDL の lược で, VHSICは, very high speed integrated circuits( siêu cao tốc tập tích đường về )で, Mễ quốcQuốc phòng tổng tỉnhが chủ đạo したプロジェクト の một vòng をなす nghiên cứu プログラム の tên である. こ の プログラムによってVHDLは sinh み ra された.

Lịch sử

Mễ quốcQuốc phòng tổng tỉnhは, nghiệp giả の nạp phẩm する máy móc の điện tử đường về に chở khách されているASICの động tác の công văn ghi lại の ためにVHDLを khai phátした. すなわち, phân hậu く phục tạp になりがちな giấy の マニュアル の thay thế を mục chỉ した の が thủy まりである.

Toàn bộ に, cùng じく Mễ quốc phòng tổng tỉnh の プログラミング ngôn ngữ であるAdaの ảnh hưởng が đại きく, そ の cấu văn は ( Adaと cùng じく ) いわゆる “ALGOLHệ” である. Quy cách では, ケース・インセンシティブ ( đại văn tự, tiểu văn tự の khác nhau をしない ) としている.

こ の công văn tác thành dùng ngôn ngữ で thư いた sĩ dạng がそ の まま thật hành できたら tiện lợi であろうと の アイデアにより, nói lý lẽ (シミュレータ)が thật trang され, さらにゲートレベル の đường về を sinh thành するNói lý lẽ hợp thànhツール ( ソフトウェア ) が thật trang された. Hợp thành ツールを dùng いれば, hắn の HDLと cùng dạng, cùng じVHDL ghi lại から thiết kế giả の chỉ định する điều kiện で đừng の đường về を hợp thành することもできる. Phí dụng を ưu tiên するか, tính năng を ưu tiên するか, そ の hắn các loại の hợp lại điều kiện を chỉ định して sinh thành することができる.

VHDL の lúc ban đầu の バージョンはIEEE1076-1987として quy cách hóa された.Số nguyên,Thật số,Nói lý lẽ trị, văn tự, thời gian およびそれら の xứng liệt としてbit_vectorやstring(Văn tự liệt)など quảng phạm 囲なデータ hình がある.

しかしこ の バージョンではNhiều trị nói lý lẽを định nghĩa していない. Tín hiệu の ドライブ năng lực や không chừng trị を suy xét した9 trị のstd_logicを định め, IEEE 1164として quy cách hóa された.

そ の sau, IEEE 1076-1993,IEEE 1076-2000,IEEE 1076-2002,IEEE 1076-2008,IEEE 1076-2019と sửa định し, IECが cùng quy cách を phát hành するようになった.WTO/TBT hiệp địnhで, quốc tế lấy dẫn の kỹ thuật tiêu chuẩn cơ bản は quốc tế quy cách を tôn trọng することになっているため, IEC の quy cách công văn として phát hành することに hợp ý したも の である.

コード lệ

ここではVHDL-93に chuẩn 拠したコードを kỳ す.

Hello World

Hello Worldプログラム lệ:

-- VHDL example programme: hello.vhd

usestd.textio.all;

entityhellois
endentityhello;

architectureWikiofhellois

constantmessage:string:="hello world";

begin

processis
variableL:line;
begin
write(L,message);
writeline(output,L);
wait;
endprocess;

endarchitectureWiki;

メッセージはシミュレータ の デフォルト xuất lực ウインドウに xuất lực される.

フィボナッチ dãy số

Thứ の lệ はもう thiếu し thật dùng なも の である:

-- Fib.vhd
--
-- Fibonacci number sequence generator

libraryIEEE;
useIEEE.std_logic_1164.all;
useIEEE.numeric_std.all;

entityFibonacciis
port
(
Reset:instd_logic;
Clock:instd_logic;
Number:outunsigned(31downto0)
);
endentityFibonacci;

architectureRcinghamofFibonacciis

signalPrevious:natural;
signalCurrent:natural;
signalNext_Fib:natural;

begin

Adder:
Next_Fib<=Current+Previous;

Registers:
process(Clock,Reset)is
begin
ifReset='1'then
Previous<=1;
Current<=1;
elsifClock'eventandClock='1'then
Previous<=Current;
Current<=Next_Fib;
endif;
endprocessRegisters;

Number<=to_unsigned(Previous,32);

endarchitectureRcingham;

シミュレーションを hành うとNext_Fibがオーバーフローするまで, フィボナッチ dãy số を sinh thành する.

Phần ngoài リンク

• IEEE VASG (VHDL Analysis and Standardization Group)