Verilog-AMS
Verilog-AMSThịVerilogNgạnh kiện miêu thuật ngữ ngônĐích nhất cá diễn sinh. Tha bao hàm liễuMô nghĩHòaHỗn hợp tín hàoKhoách triển mô khối, dĩ thật hiện đối vu mô nghĩ điện lộ hòa hỗn hợp tín hào hệ thống hành vi đích miêu thuật. Tha khoách triển liễu Verilog, SystemVerilog đẳng đích sự kiện khu độngPhảng chân khíĐích hồi lộ, thông quá sử dụng nhất cá liên tục thời gian phảng chân khí, khả dĩ tại mô nghĩ vực (analog-domain) thượng cầu giải vi phân phương trình. Mô nghĩ sự kiện khả dĩ xúc phát sổ tự hành vi, phản chi diệc khả.[1]
Tham khảo văn hiến
[Biên tập]- ^Scheduling semantics are specified in the Verilog/AMS Language Reference Manual, section 8.
Ngoại bộ liên tiếp
[Biên tập]- I. Miller and T. Cassagnes, "Verilog-AMS Eases Mixed Mode Signal Simulation,"Technical Proceedings of the 2000 International Conference on Modeling and Simulation of Microsystems,pp. 305-308, Available:https://web.archive.org/web/20070927051749/http://www.nsti.org/publ/MSM2000/T31.01.pdf
Nhất bàn đích tư liêu
[Biên tập]- Accellera Verilog Analog Mixed-Signal Group
- verilog-ams.com
- The Designer's Guide Community, Verilog-A/MS(Hiệt diện tồn đương bị phân,Tồn vuHỗ liên võng đương án quán) — Examples of models written in Verilog-AMS]
- EDA.ORG AMS Wiki(Hiệt diện tồn đương bị phân,Tồn vuHỗ liên võng đương án quán) - Issues, future development, SystemVerilog integration
Khai nguyên tư liêu
[Biên tập]- OpenVAMS, a Open-Source VerilogAMS-1.3 Parser with internal VPI-like representation(Hiệt diện tồn đương bị phân,Tồn vuHỗ liên võng đương án quán)
- V2000 project - Verilog-AMS parser & elaborator(Hiệt diện tồn đương bị phân,Tồn vuHỗ liên võng đương án quán)
